Новые транзисторные структуры для 3/2‑нм технологий

Новые транзисторные структуры для 3/2‑нм технологий

Выпуск 5(6729) от 11 марта 2021 г.
РУБРИКА: МИКРОЭЛЕКТРОНИКА

По мере масштабирования ИС возможности архитектуры FinFET-транзисторов подходят к своим физическим пределам. Предполагается, что на уровне топологических норм 3/2 нм, в 2022–2023 гг., на смену FinFET придут транзисторы с круговыми затворами (gate-all-around, GAA). Данный переход связан с целым рядом проблем и перспектив, рассматриваемых авторами журнала Semiconductor Engineering.

В настоящее время несколько крупнейших кремниевых заводов (foundry), специализирующихся на контрактном производстве ИС по спецификациям заказчика, и интегрированных изготовителей полупроводниковых приборов полного цикла (integrated device manufacturers, IDM) продолжают разрабатывать процессы следующего поколения на основе GAA-транзисторов. В частности, разрабатываются версии GAA-транзисторов с высокой подвижностью носителей заряда. Однако, как ожидается, внедрение этих технологий в производство будет трудным и дорогостоящим.

Intel, Samsung, TSMC и ряд других корпораций закладывают основу для перехода от современных FinFET-транзисторов к новым GAA полевым транзисторам (GAAFET) на технологических уровнях 3/2 нм. Предполагается, что этот переход начнется или в 2022, или в 2023 г. GAAFET обладают, по сравнению с FinFET, лучшей производительностью, меньшими потребляемой мощностью и токами утечки. Их появление связано с тем, что технология FinFET исчерпала возможности дальнейшего развития. Несмотря на то что GAAFET считаются следующим шагом в эволюционном развитии FinFET, программы НИОКР по ним ведутся уже давно. Любая новая архитектура, любой новый тип транзистора или новый материал, а точнее, их освоение и внедрение в производство, сопряжены с многочисленными трудностями. Поэтому производители ИС стараются максимально оттянуть сроки очередного технологического перехода. Сейчас же для обес-печения дальнейшего масштабирования без GAAFET уже не обойтись.

В рамках программ НИОКР рассматривается несколько типов GAA-архитектур, но производители сосредоточились на одной версии, получившей название нанолистового FET. В сущности, нанолистовые FET – ​это те же FinFET, у которых затвор «обернут» вокруг канала, что позволяет создавать более производительные ИС с меньшей потребляемой мощностью (рис. 1).



Источник: Lam Research

Рисунок 1. Структура планарного, FinFET- и GAA-транзисторов


Технология GAA имеет решающее значение для дальнейшего масштабирования транзисторов. Одна из ключевых характеристик 3‑нм GAA-транзистора – ​пороговое напряжение, которое может составлять 0,3 В. Это позволяет значительно быстрее осуществлять переключение и обеспечивает более низкую потребляемую мощность в режиме ожидания по сравнению с 3‑нм FinFET. Затраты на проектирование 3‑нм GAA-транзисторов не должны существенно отличаться от аналогичных показателей 3‑нм FinFET-транзисторов. Основной проблемой для GAA-транзисторов является аттестация интеллектуальной собственности, которая обходится в 1,5 раза дороже, чем для 3‑нм FinFET.

Переход к любой новой транзисторной технологии – ​сложная задача, а график освоения нанолистовых FET зависит от конкретного производителя. Например, Samsung предлагает процессоры на основе FinFET с проектными нормами 7 и 5 нм, а также планирует представить нанолистовые FET по 3‑нм техпроцессу в 2022–2023 гг. В свою очередь, TSMC намерена продлить использование FinFET-транзисторов на 3‑нм технологическом уровне, но в 2024–2025 гг. на уровне проектных норм 2 нм намерена перейти на нанолистовые FET. Intel и ряд других корпораций также работают над нанолистовыми технологиями.

В первых нанолистовых FET будут использоваться традиционные материалы канала на основе кремния. Однако в следующих поколениях, как ожидается, в каналах будут использоваться материалы с высокой подвижностью заряда. Эти материалы позволяют электронам перемещаться в канале с большей скоростью, что обеспечивает увеличение производительности прибора.

Каналы с высокой подвижностью носителей заряда сами по себе не новое решение, оно используется в транзисторах уже много лет. Однако интеграция этих материалов в наноразмерные системы порождает ряд проблем. Для их преодоления производители используют различные подходы.

На последней Международной конференции по электронным приборам (International Electronic Devices Meeting, IEDM, декабрь 2020 г.) корпорация Intel представила доклад о нанолистовом р-канальном МОП-приборе, в котором в качестве материала канала использовался напряженный SiGe. Данный прибор был сформирован с использованием подхода «сначала канал» (channel--first).

Корпорация IBM разрабатывает сходную нанолистовую SiGe-структуру, но при этом использует другой подход – ​«канал последним» (channel-last).

Другие материалы с высокой подвижностью заряда, предназначенные для использования в наноканалах, находятся на стадии НИОКР.


Проблемы масштабирования ИС

По мере масштабирования и снижения проектных норм стоимость разработки технологического процесса, оборудования и производства ИС существенно увеличивается. Например, стоимость новейшего завода TSMC по обработке 300‑мм пластин достигла 20 млрд долл. Соответственно, число фирм, которые могут позволить себе производить ИС с минимальными проектными нормами, снижается.

В течение десятилетий микроэлектроника развивалась в соответствии с эмпирическим законом Мура, предполагавшим удвоение числа транзисторов каждые 1,5–2 года без увеличения удельной стоимости функции для конечного пользователя. Но по мере увеличения издержек, связанных с переходом на каждое новое технологическое поколение с меньшими проектными нормами, действие закона Мура замедляется. Впервые это наблюдалось на технологическом уровне 20 нм, когда планарные транзисторы подошли к физическим пределам своих возможностей и их потребовалось заменить FinFET-транзисторами. При переходе на GAAFET темп реализации закона Мура может замедлиться в еще большей мере.

Внедрение FinFET на уровне 22- и 16/14‑нм технологий помогло значительно снизить токи утечки. По сравнению с планарными транзисторами «плавник» FinFET, с трех сторон которого расположен затвор, обеспечивает лучший контроль канала внутри плавника.

При снижении проектных норм до уровня 7 нм и менее статический ток утечки снова становится серьезной проблемой, а преимущества структуры FinFET с точки зрения потребляемой мощности и производительности уменьшаются. Ранее производители ИС могли ожидать, что при 0,7‑кратном масштабировании производительность может увеличиться на 40% при сохранении прежнего уровня потребляемой мощности, а площадь кристалла – ​уменьшиться на 50%. Сейчас же производительность растет на 15–20%, при этом требуется применение более сложных процессов, новых материалов и различного производственного оборудования.

С целью сокращения издержек производители ИС внедряют новые архитектуры, более разнородные (гетерогенные), чем в прошлом. Кроме того, они стали более разборчивы в плане того, что именно формировать с использованием новейших технологических уровней. Так, FinFET не особо нужны при изготовлении аналоговых, радиочастотных и некоторых других типов приборов – ​которые по-прежнему пользуются большим спросом, хотя и реализуются с использованием более зрелых процессов.

В то же время цифровая логика продолжает масштабироваться. В стадии НИОКР находятся новые транзисторные структуры, предназначенные для ИС с проектными нормами 3 нм и менее. Самый большой вопрос заключается в том, сколько фирм будет продолжать финансировать работы по дальнейшему масштабированию топологических элементов и насколько эффективно кристаллы, реализованные по минимальным проектным нормам, могут быть интегрированы в одном модуле или системе с кристаллами, сформированными с использованием более зрелых технологий.

На самом деле речь прежде всего идет об экономике. Стоимость пластин, обработанных по технологиям с минимальными проектными нормами, астрономическая, поэтому немногие клиенты смогут позволить себе воспользоваться преимуществами столь дорогостоящих технологических процессов. Даже у тех, кому по карману подобные затраты, возникают проблемы. Например, размеры некоторых кристаллов входят в противоречие с размерами промежуточных шаблонов, разрешением, воспроизводимостью и т. п. Это, в свою очередь, приводит к проблемам с выходом годных.

Таким образом, по-прежнему существует спрос на ИС, реализованные как по минимальным, так и по более зрелым проектным нормам. Спрос на схемы с минимальными топологиями, стремящимися к проектным нормам 3 нм, 2 нм и менее, подогревается растущими потребностями в суперкомпьютерах, глубоком обучении и других высокопроизводительных приложениях. В то же время такие применения, как Интернет вещей и многие массово производимые конечные электронные системы, вполне удовлетворяются возможностями ИС со зрелыми проектными нормами.


Почему нанолисты?

В области минимальных проектных норм существует несколько препятствий, которые необходимо преодолеть. FinFET-транзисторы приближаются к практическому пределу своих возможностей – ​ширина «плавника» достигает 5 нм, что эквивалентно 3‑нм технологическому уровню. Шаг поликремниевых контактов (contacted poly pitch, CPP) достигает предельного значения на уровне 45 нм, а шаг металлических токопроводящих дорожек – ​на уровне 22 нм. СРР определяет расстояние между контактами затворов соседних транзисторов.

После достижения архитектурой FinFET пределов своих возможностей производители ИС будут переходить на проектных нормах 3/2 нм и менее к использованию нанолистовых FET. При этом FinFET останутся вполне применимыми для ИС с проектными нормами от 16/14 до 3 нм, а планарные транзисторы останутся основной технологией для ИС с проектными нормами 22 нм и выше.

GAA-транзисторы представляют собой модифицированную структуру, в которой затвор контактирует с каналом со всех сторон, обеспечивая непрерывное масштабирование. В ранних GAA-приборах будут использоваться вертикально этажированные нанолисты. Они сформированы из отдельных горизонтальных листов, окруженных со всех сторон материалами затвора. Таким образом, по сравнению с FinFET обеспечивается лучшее управление каналами.

В нанолистовых FET каждый тонкий лист образует канал. Первое поколение нанолистовых FET в качестве канала будет использовать кремний как для р-канальных, так и для n-канальных FET. Во втором поколении для р-канальных FET будут использоваться материалы с высокой подвижностью носителей заряда, а для n-канальных FET – ​по-прежнему кремний.

Нанолистовые FET содержат два или более нанолистов. Недавно Лаборатория электроники и информационных технологий при Французском Комиссариате по атомной и альтернативным видам энергии (Laboratoire d’électronique des technologies de l’information, Leti) продемонстрировала FET с семью нанолистами. Утверждается, что семилистовые GAA-транзисторы характеризуются трехкратным улучшением показателей по сравнению с обычными двухлистовыми GAA-транзисторами.

На первый взгляд может показаться, что преимущества масштабирования у нанолистового FET перед 3‑нм FET минимальны. Изначально нанолистовой FET может характеризоваться СРР=44 нм и длиной затвора 12 нм. Но нанолистовые FET имеют ряд преимуществ по сравнению с FinFET. При использовании FinFET ширина прибора изменяется дискретно. В нанолистовых FET производители ИС могут осуществлять более плавную настройку – ​за счет изменения ширины листов в транзисторе. Например, нанолист с большей шириной обеспечивает бóльшие ток возбуждения и производительность. Узкий нанолист имеет меньший ток возбуждения, но и транзистор занимает меньшую площадь.

Архитектуры GAA улучшают управление эффектами короткого канала, что позволяет осуществлять дальнейшее масштабирование длины затвора, а этажированные нанолисты увеличивают логическую силу10 в пересчете на площадь кристалла. Относительно перехода на GAA-архитектуру есть различные подходы. С одной стороны, Samsung намерена выпустить на рынок первую в мире ИС на GAA-транзисторах в 2022–2023 гг. (с 50%-ной вероятностью это будет IV кв. 2022 г.). Эта ИС будет реализована по 3‑нм проектным нормам. С другой стороны, учитывая то, что переход на новый тип транзистора сопряжен с определенными затратами и временными рисками, TSMC планирует продлить использование FinFET архитектуры на 3‑нм проектные нормы. При этом компания также собирается выпустить в 2024–2025 гг. первые ИС на основе GAA-транзисторов, но они будут реализованы по 2‑нм проектным нормам.

Рассматривая эту ситуацию, отраслевые аналитики отмечают безусловное лидерство корпорации Samsung в области 3‑нм GAA-транзисторов. В то же время TSMC демонстрирует высокие маркетинговые навыки, заставляющие заказчиков использовать ее 3‑нм FinFET-технологию в своих конструкциях.

Как бы то ни было, стоимость разработки ИС с проектными нормами 5/3 нм и менее становится запредельной. Поэтому многие заказчики ищут альтернативные подходы – к примеру, перспективные методики корпусирования, предоставляющие такие преимущества, как снижение потребляемой мощности, увеличение быстродействия и увеличение емкости памяти на площадь модуля или корпуса.


Формирование нанолистов

Переход от FinFET к GAA-архитектуре будет таким же жестким, как и переход от планарных к FinFET-транзисторам. Правда, эта жесткость будет ограничена несколькими специ-фичными аспектами.

При переходе на FinFET большой проблемой была оптимизация вертикальной структуры, поэтому возникло много проблем с подготовкой поверхности с осаждением слоев. С переходом к GAA-транзисторам возникает потребность в оптимизации нижней части данной структуры, поэтому аналогичные проблемы подготовки поверхности и осаждения усложняются.

Травление – ​процесс, в ходе которого происходит удаление из структур определенных материалов, – ​также усложняется. При работе с планарными приборами обычно довольно ясно, когда требуется изотропный (конформный) процесс, а когда – ​анизотропный (направленный). Освоение FinFET осложнило задачу, а переход на GAA-архитектуры сделал проблему действительно серьезной. Отдельные процессы (например, травление под нанопроводом или нанолистом) должны быть изотропными и также анизотропными. Это становится основной проблемой и собственно процесса, и интеграции.

Технологический маршрут формирования нанолиста FET начинается с формирования сверхрешетки на подложке структуры. Инструментальное средство эпитаксии осаждает на подложку чередующиеся слои SiGe и кремния. Этажерка состоит как минимум из трех слоев SiGe и трех слоев кремния (рис. 2).



Источник: Leti/Semiconductor Engineering

Рисунок 2. Технологический маршрут формирования этажированного нанолистового полевого транзистора

* BEOL (back-end-of-line) – завершающие операции обработки полупроводниковых пластин, включая металлизацию.


Следующий этап – ​создание в сверхрешетке крошечных вертикальных «плавников», разделенных определенными интервалами. Их формируют при помощи EUV-литографии (использующей предельную УФ-область спектра с длиной волны 13,5 нм) с последующим травлением. GAA-транзистор хорош ровно настолько, насколько хорош его переобедненный канал, поэтому требуется индивидуальный контроль критических размеров кремниевых листов, толщины и состава осаждаемых слоев.

Затем следует один из самых сложных этапов – ​формирование внутренних спейсеров. Внешние части SiGe-слоев в структуре сверхрешетки углубляются при помощи процесса бокового подтравливания. Получаются небольшие пространства, заполняемые диэлектрическими материалами. Контролировать отклонения процесса травления пространств под внутренние спейсеры очень сложно, потому что процесс травления не останавливается. В идеальном случае производитель пытается сформировать жертвенный эпитаксиальный слой между нанопроводами только там, где он проходит через боковые спейсеры, а затем заменить этот эпитаксиальный слой внутренним диэлектрическим спейсером. Этот критический этап – ​вытравливание на глубину 5 нм вне зоны видимости и без остановки процесса – ​некоторые специалисты образно сравнивают с хождением по канату без страховки.

Существуют и другие проблемы. Модуль внутреннего спейсера имеет решающее значение для определения основных конечных характеристик транзистора, а управление этим модулем критично для минимизации изменчивости параметров транзистора. Модуль внутреннего спейсера обеспечивает контроль эффективной длины (активной части) затвора, а также изолирует затвор от эпитаксиальной области истока–стока.

При формировании модуля в слое SiGe создается углубление, в которое осаждаются и заглубляются внутренние спейсеры. На каждом из этапов формирования внутреннего спейсера важнейшее значение для обеспечения правильной работы конечного устройства имеют точный контроль формы и критических размеров углублений и осаждаемых финальных спейсеров. Кроме того, в формируемой этажерке требуется индивидуальное управление каждым каналом.

Далее формируется область истока–стока, за этим этапом следует вскрытие канала. Для этого из сверхрешеточной структуры при помощи процесса травления удаляются слои SiGe. То, что осталось – ​слои или листы на основе кремния, – ​и составляет каналы. На этом этапе GAA-структуры отделяются друг от друга, что может привести к образованию сложных типов скрытых дефектов, таких как остатки между слоями, повреждения нанослоев или выборочное повреждение областей истока–стока, прилегающих собственно к каналам. Существуют и другие проблемы. В частности, вскрытие канала требует индивидуального контроля высоты угла, эрозии углов и кривизны канала. Далее в полученную структуру осаждаются материалы металлического затвора и материалы с высокой диэлектрической проницаемостью, и наконец после формирования металлических межсоединений формирование нанолистового FET завершается.

К другим модулям, в которых могут произойти изменения, относятся нижняя изоляция прибора и слои для размещения нанолистов. Но для их формирования в основном применяются уже известные в промышленности процессы. Соответственно, они не считаются такими сложными, как процессы формирования внутреннего спейсера. При этом надо отметить, что даже те модули, что не являются новыми или кардинально не изменяются, все равно по мере масштабирования приборов становятся все более сложными.


Приборы с высокой подвижностью носителей заряда

В первых нанолистовых FET будут применяться кремниевые каналы. Теоретически по своим параметрам эти нанолистовые транзисторы должны превосходить FinFET, но на практике так бывает не всегда.

При переходе от FinFET к нанолистовым FET наблюдается значительное улучшение подвижности электронов для n-канальных FET. Проблема, требующая решения, заключается в том, что подвижность дырок р-канальных FET ухудшается. Для решения этой проблемы разрабатываются нанолистовые FET второго поколения с улучшенными р-канальными FET: предполагается использовать в каналах материалы с увеличенной подвижностью носителей заряда, такие как SiGe. Также рассматриваются материалы группы АIIIВV, германий и ряд других, но эти разработки до сих пор находятся на этапе НИОКР. При этом в n-канальных FET по-прежнему будет использоваться кремний, так как его производительность здесь более чем достаточна.

Многообещающей альтернативой кремнию в р-канальных FET стал напряженный SiGe – ​причем не только из-за высокой подвижности дырок, но и благодаря отработанности процессов его использования в массовом производстве полупроводниковых приборов. Для интеграции подобных материалов в полупроводниковые приборы используются методы деформационной инженерии. Это общеупотребительная в полупроводниковом производстве стратегия улучшения рабочих характеристик прибора. Выигрыш по характеристикам достигается путем модулирования механического напряжения в области канала транзистора (например, за счет разности размеров атомов кремния и атомов германия, внедряемых в кремниевую кристаллическую решетку), которое повышает подвижность электронов (или подвижность дырок), что и приводит к увеличению удельной электропроводности канала.

Деформационная инженерия используется производителями ИС уже давно. Так, в КМОП-технологиях эпитаксиальное выращивание области истока–стока на уровне 90‑нм технологий индуцировало напряженность в канале, приводя к увеличению подвижности носителей заряда. Эта методика используется и при изготовлении FinFET-приборов. Поэтому вполне естественно, что производители ИС будут использовать в каналах GAA-транзисторов следующего поколения напряженные SiGe-материалы. Но это приведет и к новым проблемам. Хотя подобные инновации позволят достичь сверхнизких показателей порогового напряжения приборов и увеличить их надежность, возникнут вопросы обеспечения воспроизводимости, однородности и структурной целостности материалов. Также появится вопрос обеспечения совместимости новых материалов канала с последующими этапами технологического процесса.

Кроме того, существует несколько способов формирования р-канальных FET с использованием SiGe: это процессы «сначала канал» и «канал последним».

На IEDM‑2020 корпорация Intel представила доклад о SiGe нанолистовом р-канальном МОП-приборе на буферном слое с ослабленной напряженностью (strain relaxed buffer, SRB). Нанолистовой SiGe-канал (Si0,4Ge0,6) характеризуется деформацией сжатия. Само р-канальное МОП-устройство состоит из листа толщиной 5 нм с затвором длиной 25 нм. Формирование канала происходит на начальных этапах стандартного нанолистового процесса. Во многом это процесс типа «сначала SiGe-канал».

Процесс корпорации Intel начинается с 300‑мм подложки, на которой выращивается SRB-слой на основе SiGe. Затем на этом слое выращиваются чередующиеся слои Si0,4Ge0,6 с деформацией сжатия и слои кремния с деформацией растяжения. Благодаря этому формируется структура сверхрешетки, лежащая в основе SiGe-канала р-канального FET. В докладе специалисты корпорации Intel описали заглубленный глобальный стрессор (фактор внесения напряженности) Si0,7Ge0,3 SRB – ​для инициирования деформации сжатия в Si0,4Ge0,6‑нанослоях р-канального FET, что приводит к усилению дырочного переноса зарядов.

Для SRB используется и другой термин – ​виртуальная подложка. Традиционно кремниевая подложка определяет параметры кристаллической решетки (постоянную решетки) всех эпитаксиальных слоев, осажденных на нее или выращенных на ней. Природа деформации в канале и области истока–стока определяется относительной разностью постоянных решеток этих слоев и кремниевой подложки. В случае SRB (или виртуальной подложки) разработчики Intel изменили постоянную решетки самой кремниевой подложки, вырастив поверх нее буферный слой Si0,7Ge0,3 с ослабленной напряженностью. Все последующие слои, нанесенные поверх этого буфера, будут обладать повышенной относительно него напряженностью. Таким образом, изменяя постоянную решетки подложки при помощи релаксированного Si0,7Ge0,3 буферного слоя, возможно создать напряженный КМОП-нанослой.

Как уже говорилось, существуют и другие подходы. На той же IEDM‑2020 специалисты корпорации IBM представили доклад о нанолистовом р-канальном FET с каналом из напряженного SiGe, сформированного с использованием подхода «канал последним». Благодаря использованию этого подхода разработчики IBM продемонстрировали нанолистовой р-канальный FET со 100%-ным подъемом пиковой подвижности дырок с соответствующим снижением сопротивления канала на 40% при одновременном сохранении крутизны подпорогового напряжения ниже 70 мВ/декада (рис. 3).



Источник: IBM

Рисунок 3. Поперечное сечение этажированных SiGe нанолистовых каналов Si0,65Ge0,35 толщиной 4 нм, полученных эпитаксиальным выращиванием. Ширина нанолистов – 40 нм.

Используемый процесс – «канал последним». Изображения получены при помощи сканирующе-просвечивающей микроскопии и энергодисперсионной рентгеновской спектроскопии


Исследователи из IBM использовали процесс «канал последним» вместо процесса «сначала канал», потому что пришли к выводу: начинать эпитаксиальное выращивание SiGe на ранних этапах процесса неэффективно с точки зрения создания напряженности. Такой подход также усложняет и удорожает процесс интеграции. Процесс «канал последним», наоборот, позволяет сохранить напряженность в слое SiGe и увеличить производительность. Точнее, специалисты IBM формируют SiGe-каналы в конце, после процесса вскрытия канала. Когда канал вскрывается, кремниевый нанолист обрезается (подгоняется) по горизонтали и вертикали. Затем осуществляется избирательное обертывание обрезанного кремниевого нанолиста слоем SiGe, т. е. SiGe-плакирование, которое позволяет улучшить подвижность носителей заряда в напряженном SiGe-слое канала.


Заключение

Архитектуре GAA присущ ряд принципиальных недостатков, а ее стоимость настолько высока, что неясно, сколько изготовителей ИС смогут позволить себе ее применение. К счастью, этот вариант не единственный. При создании современных и перспективных устройств почти наверняка большое значение будут иметь новые приборные архитектуры и перспективные методы корпусирования. Таким образом, в настоящее время ни одна из существующих технологий не может удовлетворить все потребности разработчиков, проектировщиков и производителей ИС. Так что в промышленности будет использоваться большое число технологических альтернатив – ​по крайней мере в настоящее время.


LaPedus Mark. New Transistor Structures at 3nm/2nm. Semiconductor Engineering, January 25, 2021: https://semiengineering.com/new-transistor--structures-at‑3nm‑2nm/


ЧИТАЙТЕ ТАКЖЕ

Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.
Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.