Недавно Межуниверситетский центр микроэлектроники (IMEC) провел технологический форум, на котором обсуждались пути развития микроэлектроники в условиях приближения конца действия «закона Мура». Специалисты IMEC представили Маршрутную карту развития логических приборов, посвященную вопросам их масштабирования, проектирования, корпусирования и т. п.

По оценкам, уже в ближайшее время могут появиться транзисторы следующего поколения. Скорее всего, их предложат корпорации Intel, Samsung и TSMC. Это станет еще одним шагом к переходу в пост-КМОП-эру. При этом перспективные виды транзисторов, материалов, архитектур и корпусов демонстрируют своего рода «кембрийский взрыв».

Развитие полупроводниковых технологий привело к тому, что создание универсальных приборов, по всей видимости, окажется невозможным. Соответственно, потребуется намного большее число архитектур и приборов. Возможные варианты дальнейшего масштабирования описаны в Маршрутной карте развития логических приборов, представленной IMEC (рис. 1).

Источник: IMEC

Рисунок 1. Маршрутная карта развития логических приборов от IMEC

* BEOL (back-end-of-line) – завершающие операции обработки полупроводниковых пластин, включая металлизацию.

Разработчикам потребуются новые средства и способы разработки. При этом темпы масштабирования будут замедляться, особенно четко это проявится на технологических поколениях, где топологические нормы будут измеряться единицами нанометров (т. е. 9 нм и менее). После того как длина затвора достигнет 40 нм, а шаг металлизации – ​16 нм на 2-нм технологическом уровне, возможности масштабирования могут оказаться исчерпанными.

В результате производительность ИС самого высокого класса может перестать масштабироваться. Приборы меньшего класса производительности все еще будут способны улучшать показатели активной мощности – ​особенно это касается приборов, которые можно будет перевести с FinFET на более компактные транзисторы на нанолистах. Производители ИС, сосредоточенные на сокращении занимаемой их приборами площади, а также потребляемой мощности – ​в основном это приборы для мобильных систем, – ​будут стараться использовать FinFET как можно дольше. Те же разработчики, которые сосредоточены в первую очередь на повышении производительности, будут стремиться как можно раньше перейти на нанолисты. Как ожидают специалисты IMEC, нанолисты дадут выигрыш по увеличению частоты примерно на 8%, но это будет достигаться за счет компромиссов по сокращению занимаемой площади. Возможно создание конструкций, в которых приборы n- и p-типов будут располагаться ближе друг к другу. Предел компактности транзисторов – ​комплементарный, или вертикальный FET, в котором число сопряжений можно снизить до четырех или даже трех – ​за счет этажирования n- и p-элементов. Возможно также, что разработчики постараются довести значение диэлектрической проницаемости (k) спейсеров до 3,3 или даже совершить переход к германиевым структурам.

На рис. 2 приведено сравнение транзисторов на нанолистах и FinFET.

Источник: IMEC

Рисунок 2. Нанолисты (NS) будут превосходить FinFET (FF) на всех следующих технологических уровнях

* VDD – позитивное напряжение питания транзистора.

Проектировщики, работающие на стандартных элементах и более высоких уровнях, могут игнорировать транзисторные вариации. Правда, при этом они столкнутся с этапами дополнительных перекрестных проверок – ​если захотят сменить используемый кремниевый завод. Fabless-фирмы, обладающие собственными макросами памяти и библиотеками логических элементов, должны хорошо понимать, что происходит при формировании приборов с технологической точки зрения (т. е. на мощностях кремниевых заводов).

Дополнительные трудности принесет использование нескольких пластин, кристаллов ИС и этажерок – ​в частности, это приведет к существенной дезинтеграции традиционных «систем-на-кристалле». При этом различные методики создают дополнительные проблемы при выравнивании и охлаждении конструкций, предполагаемая термальная нагрузка которых превышает 500 Вт.

Представители IMEC описали радикальную переработку SoC, которую они назвали последовательной 3D-интеграцией. Конструкция разделяется и оптимизируется под различные требования потребляемой мощности, логики и памяти. В одной из версий схемы подачи питания размещаются на обратной стороне пластины, утоненной до нескольких сот нанометров, и соединяются с другими элементами крошечными этажерочными межсоединениями сквозь пластину (рис. 3).

Источник: IMEC

Рисунок 3. Заглубленные шины электропитания станут общепринятыми, как только транзисторы масштабируются до 3–4-трековых приборов с комплементарными (вертикальными) FET

В более амбициозной версии кэш на основе СОЗУ размещается на пластине-носителе поверх ядра с использованием медных межсоединений. Итогом последовательной 3D-интеграции становится сэндвич, в котором матрица СОЗУ размещается внизу, схемы питания – ​наверху, а логическое ядро – ​между ними (рис. 4). Подобный подход позволяет максимизировать размер СОЗУ при одновременном снижении издержек.

Источник: IMEC

Рисунок 4. Программа развития технологии 3D-межсоединений IMEC

В области корпусирования реализация Маршрутной карты по-прежнему сталкивается с некоторыми недостатками в возможностях оборудования. Кроме того, еще не готовы все необходимые инструментальные средства САПР.

Специалисты IMEC утверждают, что прогнозируемые ими изменения представляют собой эволюцию, а не конец традиционных полупроводниковых приборов. Устаревшие процессоры будут существовать с новыми доменными ускорителями. Отмечается, что дальнейшее развитие «закона Мура» связано с сочетанием различных функций и архитектур для обработки постоянно растущего трафика данных.

Merritt Rick. Chip Roadmap Slows, Diverges. EE Times, May 14, 2019: https://www.eetimes.com/document.asp?doc_id=1334689