Маршрутная карта развития FEOL-, MEOL- и BEOL-процессов

Маршрутная карта развития FEOL-, MEOL- и BEOL-процессов

Выпуск 25(6724) от 24 декабря 2020 г.
РУБРИКА: МИКРОЭЛЕКТРОНИКА

Как известно, технологический процесс изготовления ИС можно условно разбить на три основных этапа. Это начальные операции обработки полупроводниковых пластин (формирование транзисторной структуры, FEOL), средние (промежуточные) этапы обработки (при изготовлении 2,5- и 3D ИС, MEOL) и завершающие операции обработки полупроводниковых пластин, включая металлизацию (BEOL). По мере масштабирования ИС и освоения трехмерных решений соотношение критичности данных этапов для конечной продукции имеет тенденцию меняться. Один из взглядов на этот вопрос представили специалисты Межуниверситетского центра микроэлектроники (IMEC, Левен, Бельгия).


FEOL, BEOL и MEOL – ​основные этапы формирования логической ИС

Этап FEOL охватывает формирование активных частей кристалла ИС, т. е. транзисторов, находящихся в его нижней части. Транзистор представляет собой электрический переключатель, использующий в своей работе три электрода – ​затвор, исток и сток. Включение и выключение тока в проводящем канале между истоком и стоком управляются напряжением затвора.

Этап BEOL – ​завершающий этап обработки – ​заключается в формировании межсоединений, расположенных в верхней части кристалла ИС. Межсоединения – ​это сложные схемы разводки, распределяющие тактовые и другие сигналы, обеспечивающие питание и заземление, передачу сигнала от одного транзистора к другому. BEOL реализуется в различных слоях металлизации: локальных (Mx), промежуточных, полуглобальных и глобальных. Общее число слоев, как правило, колеблется от 3 до 6 и может достигать 15. Каждый из слоев включает однонаправленные металлические токопроводящие дорожки (межсоединения), организованные в регулярные треки, и диэлектрические материалы. Соединение слоев осуществляется при помощи вертикальных межслойных (переходных) отверстий, заполненных металлом.

Этапы FEOL и BEOL связываются промежуточным этапом – ​MEOL. В его рамках формируются крошечные металлические структуры, служащие контактами истока, стока и затвора транзистора. Они подключаются к слоям локальных межсоединений BEOL. При масштабировании размера ячейки количество выводов остается примерно таким же, а это означает, что доступ к ним усложняется.

Поскольку масштабирование полупроводниковых приборов продолжается до проектных норм 3 нм и менее, реализация каждого из этапов обработки сопряжена со все бóльшим числом проблем. Поэтому производители ИС вынуждены на уровне FEOL переходить на новые приборные архитектуры, а на уровне MEOL и BEOL – ​на новые материалы и схемы интеграции.

Маршрутная карта масштабирования полупроводниковых приборов и технологий, сформированная специалистами IMEC, отражает многочисленные перспективы развития. Начиная с современных базовых технологий FEOL, BEOL и MEOL постепенно внедряются новые архитектуры. Например, на этапе FEOL это нанолистовые круговые затворы (gate-all-around (GAA) nanosheet), разветвленные транзисторы (forksheet) и комплементарные полевые транзисторы (CFET) (рис. 1). Внедрение этих архитектур немедленно отражается на технологии формирования локальных межсоединений – ​теперь на этапе BEOL необходимо использовать новые материалы (такие как рутений, молибден и металлические сплавы) и новые схемы интеграции (например, гибридную металлизацию, полудамасский рисунок и гибридную высоту с нулевыми структурами межслойных переходных отверстий). Появляются структурные ускорители масштабирования, такие как самовыравнивающиеся контакты затвора (self-aligned gate contacts, SAGC) и заглубленные шины электропитания (buried power rail, BPR). Они помогают улучшить связанность на этапе MEOL, а также уменьшить площадь на уровне стандартных ячеек и число металлических дорожек (треков) на уровне локальных межсоединений, т. е. осуществить так называемое масштабирование высоты токопроводящей дорожки.



Источник: IMEC

Рисунок 1. Маршрутная карта масштабирования КМОП технологии, разработанная IMEC

* Двойной дамасский процесс (dual damascene process) – метод двойной инкрустации, используется для металлизации вытравленных канавок.

** Low-k – материал с низкой диэлектрической проницаемостью.

*** М1 (М2, М3) – первый (второй, третий) уровни металлизации.


Современные общепринятые технологии и узкое место их масштабирования

Архитектура FinFET в FEOL-процессах

В соответствии с т. н. законом Мура – ​закономерностью, эмпирически найденной и сформулированной сооснователем Intel Гордоном Муром, – ​каждые два года происходит 0,7-кратное масштабирование размеров транзисторов. Для сохранения этого темпа полупроводниковая промышленность несколько лет назад перешла от «старых добрых» планарных МОП полевых транзисторов (MOSFET) к технологически более сложной транзисторной архитектуре FinFET. В этой архитектуре у полевого МОП транзистора с двумя изолированными затворами, созданного на КНИ-подложке, затвор расположен на двух, трех или четырех сторонах канала или окружает канал, образуя структуру двойного затвора. Форма области истока и стока на поверхности кремния напоминает плавники рыбы, из-за чего эти приборы и получили свое название. FinFET-приборы характеризуются малым временем переключения и большой плотностью тока, а архитектура с несколькими затворами помогла устранить эффекты короткого канала, которые начали ухудшать производительность транзисторов при уменьшении длины затвора. Первые коммерческие 22-нм FinFET были выведены на рынок в 2012 г., и с тех пор их архитектура постоянно совершенствовалась – ​например, была увеличена высота «плавников», что позволило получить более высокие токи возбуждения при той же площади. Сегодня промышленность выпускает уже 7-нм ИС на основе FinFET. На самых современных технологических уровнях стандартные ячейки с высотой токопроводящих дорожек 6Т имеют по два «плавника» (рис. 2) на прибор и шаг контактов до 57 нм (обозначение 6T подразумевает, что в диапазоне высоты ячейки помещаются шесть металлических токопроводящих дорожек).



Источник: IMEC

Рисунок 2. Конструкция стандартной 6T-ячейки с двумя «плавниками» (черным цветом показаны токопроводящие дорожки второго уровня металлизации; красным – затвор; голубым – контакт затвора; зеленым – активная часть («плавники»); фиолетовым – активные контакты)


Двойной дамасский рисунок на основе Cu и Co в BEOL-процессе

Чтобы не отставать от масштабирования по площади от FEOL-процессов, в рамках BEOL-процессов размеры топологических элементов понадобилось уменьшать ускоренными темпами. Итогом стало сокращение шага металлизации и уменьшение площади поперечного сечения разводки. Сегодня шаг большинства критических локальных металлических межсоединений (M1 и M2) составляет 40 нм. «Рабочей лошадкой» технологического процесса изготовления межсоединений стал процесс формирования двойного дамасского рисунка (двойной инкрустации) на основе Cu. Начинается он с осаждения материала с низкой диэлектрической проницаемостью (low-k). Эти low-k-пленки предназначены для уменьшения емкостного сопротивления и задержек в кристаллах ИС. На следующих этапах формируются межслойные переходные отверстия и канавки. В последнее время все ведущие производители логических приборов объявили о начале использования в своих техпроцессах EUV-литографии, использующей в установках наиболее коротковолновую часть ультрафиолетовой области спектра (длина волны 13,5 нм), что позволяет сохранить рентабельность при уменьшении шага элементов. После формирования рисунка добавляется металлический барьерный слой, предотвращающий миграцию атомов меди в low-k-материалы. После покрытия барьерных слоев прокладочным слоем (liner) и медной затравкой на структуру гальваническим путем наносится слой меди, и завершается процесс двойной инкрустации этапом химико-механической полировки (CMP).

Основными узкими местами дальнейшего масштабирования межсоединений стали перегрузка трассировки и увеличение задержки (влияние резистивно-емкостной составляющей), что привело к необходимости внедрения в BEOL новых материалов и схем интеграции. В последнее время в качестве альтернативы меди на локальном уровне промышленность начала применять кобальт (Co), а некоторые изготовители вместо low-k-материала используют в промежуточных слоях воздушные зазоры.


Снижение контактного сопротивления и улучшение связности в MEOL-процессах

Связь между FEOL- и BEOL-процессами обеспечивается за счет MEOL-процессов. Долгое время в их рамках реализовывались однослойные контакты, но в настоящее время MEOL-процессы предполагают формирование нескольких слоев, включая, например, горизонтальные слои металлизации и вертикальные межслойные переходные отверстия. Эти слои проводят электрические сигналы от истока, стока и затвора транзистора к локальным соединениям и наоборот.

Важной проблемой индустрии полупроводниковых приборов на уровне транзистора стало контактное сопротивление области истока и стока. С уменьшением размеров транзистора площадь, доступная для размещения контактов, также уменьшается. В силу этого контактное сопротивление области истока и стока, которое пропорционально площади контакта, резко возрастает. На протяжении многих лет специалисты IMEC разрабатывали улучшенные схемы контактов области истока и стока для снижения паразитного сопротивления – ​главным образом за счет повышения уровня легирования полупроводникового материала и оптимизации качества границы раздела между металлом (обычно силицидом переходного металла) и полупроводником.

Одним из факторов повышения связности стали структурные ускорители масштабирования – ​такие, например, как самовыравнивающиеся контакты затвора, позволяющие разместить контакт затвора непосредственно поверх активного устройства. Благодаря этому стало возможным обеспечить более гибкий доступ к затворам и уменьшить общую площадь контакта. В целях дальнейшего улучшения трассируемости изготовители ИС стали применять этот метод в современных конструкциях микросхем.


Перспективные инновационные опции FEOL, BEOL и MEOL

FEOL: вертикальное этажирование нанолистовых приборов и переход к разветвленным структурам

По мере масштабирования до уровней менее 5 нм закрываются возможности использования FinFET-архитектуры. При дальнейшем уменьшении длины затвора эти структуры перестают обеспечивать достаточный контроль электростатики канала. Кроме того, эволюционный переход к более низким стандартным ячейкам (5Т) требует перехода к приборам с одним «плавником», которые не могут обеспечить достаточный ток возбуждения – ​даже если высота «плавника» будет увеличена.

Здесь на сцену выходят вертикально этажированные транзисторы с нанолистовым круговым затвором (GAA) – ​естественная эволюция FinFET. Их можно представить как уложенный на бок FinFET, разделенный на отдельные горизонтальные листы, составляющие канал. Поскольку затвор теперь полностью оборачивается вокруг каналов и находится между ними, достигается превосходное по сравнению с FinFET управление каналами. В то же время 3D-распределение поперечного сечения канала оптимизирует эффективный ток возбуждения на единицу площади.

IMEC работает над этой архитектурой с 2015 г., так что наиболее важные этапы процесса (рис. 3) удалось оптимизировать. Технологический процесс изготовления вертикально этажированных нанолистовых GAA-транзисторов начинается с эпитаксиального осаждения нескольких слоев Si/SiGe, а также формирования и заполнения модуля изоляции неглубокими канавками (shallow trench isolation, STI). На более позднем этапе слои SiGe избирательно удаляются и высвобождаются структуры нанолистов кремния. Вокруг и между этими слоями нанолистов кремния формируется этажерка затвора с использованием процесса двойного замещения металлического затвора (replacement metal gate, RMG). Помимо оптимизации технологических этапов специалисты IMEC разработали процессы, позволяющие достичь расстояния между вертикальными нанолистами менее 10 нм, за счет чего может быть существенно уменьшена паразитная емкость. Сегодня некоторые производители ИС готовятся перейти к этой архитектуре для производства микросхем следующего поколения.



Источник: IMEC

Рисунок 3. Оптимизация вертикально этажированных нанолистовых GAA-транзисторов: управление формой нанолистов (слева) и вертикальное пространственное редукционное разделение нанолистов (справа)


Для обеспечения масштабируемости нанолистовых приборов до технологических уровней 2 нм и менее специалисты IMEC недавно предложили альтернативную, т. н. разветвленную архитектуру (рис. 4), где нанолисты канала перед формированием окружающей их структуры затвора разделяются вертикальной диэлектрической стенкой на р- и n-канальные МОП-устройства. Эта стенка физически изолирует p-канавку и n-канавку затвора, обеспечивая гораздо меньшее расстояние между n и p, чем это было возможно в случае FinFET или нанолистовых архитектур. Основываясь на результатах моделирования, специалисты IMEC ожидают, что разветвленная архитектура будет характеризоваться лучшей масштабируемостью площади и производительностью (станет возможно уменьшить высоту с 5Т до 4,3Т), а также более низкой паразитной емкостью. При реализации в конструкции СОЗУ можно ожидать уменьшения площади ячеек.



Источник: IMEC

Рисунок 4. Перспективы изменения транзисторной архитектуры – от FinFET к нанолистовым и разветвленным транзисторам


BEOL: гибридная металлизация и полудамасский узор

Для того чтобы достигнутое в рамках FEOL-процессов уменьшение площади кристалла не было утрачено в рамках BEOL-процессов, шаг металлических токопроводящих дорожек наиболее критичных слоев локальных межсоединений (M1 и M2) в конечном итоге должен достичь невиданной ранее плотности – ​21 нм. Критичный размер промежутков между этими слоями теперь составит всего 12–14 нм. В обычной схеме интеграции с использованием медного двойного дамасского рисунка барьерный и прокладочный (лайнерный) слои осаждаются внутри канавки и межслойного переходного отверстия до фактического нанесения слоя медной металлизации. Но при таких ограниченных размерах прокладка или барьер занимают слишком большую площадь, оставляя мало места для заполнения медью. Это негативно сказывается на сопротивлении и изменчивости параметров межслойного перехода, которые теперь становятся ограничивающими факторами. Кроме того, из-за высоких требований к плотности тока надежность электромиграции ставится проблематичной. Один из вариантов преодоления этой проблемы – ​гибридная металлизация, когда альтернативный металл (например, Ru, W или Mo) соединяется безбарьерным образом с нижней частью медной токопроводящей дорожки. Такая конструкция позволяет создать более тонкий (2 нм) барьер медной токопроводящей дорожки, сохраняя при этом надежность электромиграции и снижая сопротивление межслойного перехода. Такая схема не только выглядит привлекательной с точки зрения сопротивления, но и отличается надежностью – ​соответственно, именно в этой области ведутся активные исследования в поиске необходимых решений.

Для шага металлизации менее 21 нм специалисты IMEC в качестве интересного варианта предложили формирование полудамасского рисунка. Основной особенностью этой структуры является то, что она позволяет увеличить высоту межсоединения, сохранив при этом под контролем емкостные параметры – ​в целом многообещающее преимущество с точки зрения резистивно-емкостной связи.

С точки зрения технологического процесса, при формировании полудамасского рисунка используются альтернативные металлы и воздушные зазоры. Существенным отличием между двойным дамасским и полудамасским процессами является отсутствие этапа химико-механической полировки металла (CMP), который является заключительной стадией в процессе формирования двойного дамасского рисунка. При формировании полудамасского рисунка межслойное переходное отверстие проходит этап формирования однократного дамасского рисунка, затем заполняется металлом с переполнением – ​т. е. осаждение металла продолжается до тех пор, пока над ди-электриком не образуется слой безбарьерного металла, такого как Ru или Mo. Затем этот металл маскируют и травят, чтобы сформировать металлические токопроводящие линии. Таким образом, в отличие от процесса формирования двойного дамасского рисунка полудамасский процесс позволяет сформировать токопроводящие линии с более высоким аспектным отношением и, следовательно, более низким сопротивлением. После формирования металлического рисунка зазоры между линиями могут быть заполнены диэлектриком или использованы для образования частичных воздушных зазоров в локальных слоях (рис. 5).



Источник: IMEC

Рисунок 5. Технологические варианты полудамасского рисунка


Для второго поколения полудамасского рисунка предусмотрены полные воздушные зазоры, а на гораздо более позднем этапе в качестве проводника могут быть использованы упорядоченные металлические сплавы. Таким образом, параметры постепенно улучшаются от поколения к поколению. Воздушные зазоры ограничивают увеличение емкостных параметров, к которому могло бы привести создание токопроводящих линий с более высоким аспектным соотношением. Полудамасская схема, предусмотренная для наиболее критических слоев металлизации M1 и M2, в случае менее критических слоев межсоединений, формируемых выше, может быть объединена с обычными схемами двойного дамасского рисунка или гибридной металлизации.


Horiguchi Naoto, Tokei Zsolt. A View on the Logic Technology Roadmap. Semiconductor Digest, November 23, 2020: https://www.semiconductor-digest.com/2020/11/23/a-view-on-the-logic-technology-roadmap/


ЧИТАЙТЕ ТАКЖЕ

Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.
Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.