ВЫБОР РЕДАКЦИИ

Некоторые тенденции развития производственной базы микроэлектроники

Платформа EUV Zenith корпорации Edwards и перспективы рынка материалов для литографии

Взгляд изнутри: Китаю желательно использовать подход «больше, чем Мур»

Ренессанс полупроводниковых технологий

Перспективы развития микроконтроллеров с краевым искусственным интеллектом

Проблемы разработки программно-управляемого аппаратного обеспечения

Искусственный интеллект – перспективы развития

Наступление эры искусственного интеллекта реального масштаба времени

Искусственный интеллект и увеличение интереса к краевым вычислениям

Бесшовная связь – становой хребет Четвертой промышленной революции

Использование биометрии в Сухопутных войсках США

Вопросы развития краевых вычислений

Машинное обучение открывает новые возможности FPGA

Материалы Симпозиума SEMI по промышленной политике

Современное состояние и перспективы развития рынка САПР

Teraki совершает «квантовый скачок» в сфере больших данных

Бум стартапов во Франции

Материалы Симпозиума SEMI по промышленной политике

Вопросы развития краевых вычислений

Экономические аспекты развития технологий искусственного интеллекта

О перспективах рынка потребительской электроники

Средства искусственного интеллекта учатся распознавать звуки

Превосходство КНР в области искусственного интеллекта: правда или миф?

Некоторые проблемы развития памяти с высокой пропускной способностью

IMEC разрабатывает процесс интеграции 2D-материалов на 300-мм пластинах

Будущее ДОЗУ

Литография: восходящее формирование рисунка

Перспективы рынка и технологий корпусирования ИС

Нарастание проблем при масштабировании схем памяти

Материалы ISSCC‑2021: чиплеты

Изменения в индустрии кремниевых заводов

Некоторые аспекты развития 3D‑флэш-памяти NAND-типа

Динамическая флэш-память от Unisantis Electronics

Пять тенденций, меняющих микроэлектронику

Пять тенденций, меняющих микроэлектронику

Выпуск 21 (6720) от 29 октября 2020 г.
РУБРИКА: МИКРОЭЛЕКТРОНИКА

Традиционные полупроводниковые технологии приближаются к физическим пределам своего развития. В то же время появляются новые конечные электронные системы и высокотехнологичные приложения. В связи с этим многие аналитические фирмы, научно-исследовательские организации и промышленные корпорации пытаются оценить дальнейшие перспективы развития микроэлектроники. Одну из таких оценок представил Межуниверситетский центр микроэлектроники (IMEC).

В последние несколько десятилетий развитие мировой полупроводниковой промышленности было связано главным образом с увеличением спроса на передовые конечные электронные системы, такие как настольные ПК, ноутбуки, лэптопы и беспроводные средства связи, а также с расширением использования облачных вычислений. Дальнейшие перспективы отрасли связаны с появлением новых факторов роста, например приложений и средств для сектора высокопроизводительных вычислений.

Во-первых, объем хранимых и обрабатываемых данных продолжает экспоненциально расти. В связи с развертыванием сетей и средств связи 5G эта тенденция получит новый импульс развития. Соответственно, потребуется все больше серверов для обработки и хранения этих данных. Недавнее исследование Yole Développment [1] показало, что в ближайшей перспективе среднегодовые темпы прироста продаж в сложных процентах (CAGR) для высокопроизводительных центральных и графических процессоров (составляющих основу серверов) составят 29%. Эти приборы будут поддерживать множество приложений ЦОД, таких как суперкомпьютеры и высокопроизводительные вычисления как услуга. Еще более высокие значения CAGR ожидаются для графических процессоров, ориентированных на такие приложения, как облачные игры и искусственный интеллект. Недавний всплеск активности в области удаленной работы и обучения, вызванный пандемией COVID‑19, также внес свой вклад в рост трафика. Например, в марте 2020 г. объем интернет-трафика увеличился на 50%, а в ЦОД и точке обмена интернет-трафиком, расположенных во Франкфурте (DE-CIX, ФРГ), был установлен новый мировой рекорд по пропускной способности канала передачи данных – ​более 9,1 Тбит/с [2].

Второй основной фактор развития полупроводниковой промышленности – ​«системы-на-кристалле» (SoC) для мобильной электроники, в первую очередь смартфонов. Этот сегмент рынка в настоящее время растет не самыми высокими темпами, но спрос на наращивание функциональности этих SoC, ограниченных форм-фактором площади кристалла, будет стимулировать дальнейшие технологические инновации.

В новых приложениях, помимо традиционного масштабирования размеров логики, памяти и 3D-межсоединений, потребуется использовать межотраслевые инновации и открытия, полученные на стыках различных научных дисциплин. Существует потребность в новых модулях, материалах, архитектурных изменениях на уровне приборов, сложнофункциональных (СФ) блоков и SoC, позволяющих реализовать преимущества инноваций на системном уровне. Все возможные инновации можно связать с пятью основными тенденциями развития полупроводниковых технологий.


Тенденция 1. Действие «закона Мура» продлится на ближайшие 8–10 лет

Масштабирование плотности размещения КМОП-транзисторов в течение ближайших 8–10 лет в целом будет соответствовать «закону Мура». Это обеспечивается главным образом за счет достижений в области формирования рисунка при помощи EUV-литографии и внедрения новых приборных архитектур, что обеспечит масштабирование логических стандартных ячеек.

EUV-литография была введена в полупроводниковый технологический процесс на 7-нм уровне проектных норм – ​для формирования наиболее критических структур кристалла ИС за один этап экспонирования. После освоения технологических уровней с топологиями менее 5 нм (т. е. когда шаг критических элементов металлизации в рамках BEOL-процессов станет меньше 28–30 нм), неизбежным окажется применение методик многократного формирования рисунка при помощи EUV-литографии, что значительно увеличит стоимость обработанной пластины. Специалисты IMEC полагают, что для формирования рисунка наиболее критичных слоев на технологическом уровне 1 нм будет использоваться EUV-литография с высокой числовой апертурой (NA). Этот подход позволит снова вернуться от методик многократного формирования рисунка к методике однократного формирования рисунка, что обеспечит снижение издержек, повышение выхода годных и сокращение длительности производственного цикла (рис. 1).



Источник: IMEC

Рисунок 1. Точка зрения IMEC на маршрутную карту развития EUV-литографии

* PP – шаг поликремния.

** MP – шаг металлизации.

*** SAB – самосовмещающиеся блоки.

**** eSALELE – инновационный подход к процессу «литография–травление–литография–травление самосовмещением» в рамках метода двойного формирования рисунка.

***** eSADP – инновационный подход к методу двойного формирования рисунка с самосовмещением.


IMEC способствует развитию EUV-литографии, проводя, в частности, исследования в области стохастической дефектности. Стохастические сбои при формировании рисунка являются случайными, неповторяющимися. Это, как правило, изолированные дефекты, такие как микромосты, локальные обрывы токопроводящих дорожек, отсутствующие или слившиеся контакты. Итогом снижения уровня стохастической дефектности может стать использование меньших доз излучения, за счет чего возможно увеличение пропускной способности системы и снижение издержек. С целью ускорить внедрение EUV-литографии с высокой числовой апертурой IMEC и организация KMLabs сформировали совместную лабораторию Attolab. Сейчас эта лаборатория оснащается инструментальными средствами, позволяющими тестировать некоторые критические материалы, такие как поглощающие слои шаблона и резисты. Спектроскопический инструментарий определения характеристик позволяет в аттосекундных временных интервалах изучать критические реакции EUV-фотонов с резистами, важные для понимания и смягчения последствий стохастического дефектообразования.

На продолжение действия «закона Мура» влияют не только достижения в области EUV-литографии, но и инновации приборных архитектур в рамках FEOL-процессов (рис. 2). Сегодня основные транзисторные архитектуры представлены FinFET, причем на наиболее современных технологических уровнях (с минимальными топологиями) в стандартной 6-дорожечной ячейке (6-track/6T cell) располагаются два «плавника» (fin). Однако масштабирование FinFET до 5Т стандартных ячеек приводит к снижению числа «плавников» в стандартной ячейке до одного, что, в свою очередь, вызывает резкое падение удельной (на единицу площади) производительности. В качестве приборов следующего поколения рассматриваются устройства с вертикально этажированными нанолистами, более эффективные с точки зрения занимаемой площади. Еще один важный фактор, способствующий масштабированию, – ​использование заглубленных шин питания (buried power rail, BPR). Их заглубление в кристалл ИС на этапе FEOL, а не BEOL, позволяет высвободить ресурсы межсоединений для маршрутизации.



Источник: IMEC

Рисунок 2. Точка зрения IMEC на маршрутную карту развития начальных этапов обработки полупроводниковых пластин (FEOL)


Масштабирование нанолистов на уровне 2-нм технологий будет сдерживаться пространственными ограничениями n–p-структур. В качестве приборной структуры следующего поколения специалисты IMEC рассматривают «разветвленные» (forksheet) транзисторы – ​устройства, у которых канал разделен (разветвлен) на вертикальные нанолисты, разделенные вертикальными слоями диэлектрика, с одной стороны которого располагаются каналы n-типа, а с другой – ​p-типа, и все это окружено общим затвором в виде вертикального «плавника» чуть шире, чем у MBCFET. Такая структура за счет установления границ n–p-области диэлектрической стенкой позволяет дополнительно масштабировать высоту дорожки. Еще один вариант эволюции архитектуры стандартной ячейки, который повысит эффективность трассировки, – ​вертикально-горизонтально-вертикальное (VHV) проектирование металлических межсоединений в противовес традиционным горизонтально-вертикально-горизонтальным конструкциям. В конечном итоге масштабирование стандартной ячейки до вида 4Т будет обеспечено использованием комплементарных (листовых) полевых транзисторов (CFET), которые позволяют полностью воспользоваться трехмерностью на уровне ячеек за счет этажирования n-канальных FET на р-канальные или наоборот.


Тенденция 2. Повышение производительности логики при фиксированной мощности замедлится

Благодаря вышеописанным инновациям действие «закона Мура» (относительно увеличения числа транзисторов на кристалле ИС) будет продолжаться. Однако повышение производительности при переходе к следующему технологическому уровню при неизменной потребляемой мощности, описываемое «правилом Деннарда», замедлилось – ​из-за невозможности масштабировать напряжение питания. Множество групп исследователей в разных странах изыскивает возможности компенсировать это явление и продолжить рост производительности кристаллов ИС. Уже упоминавшиеся заглубленные шины электропитания, по оценкам специалистов, могут обеспечить повышение производительности на системном уровне за счет улучшенного распределения мощности. Кроме того, специалисты IMEC рассматривают возможность использования в нанолистовых и «разветвленных» приборах методик напряженности, а также улучшения контактного сопротивления в рамках MEOL-процессов. Наконец, CFET-приборы предлагают гибкую интеграцию материалов с высокой подвижностью носителей заряда, так как n-канальные и р-канальные устройства могут быть оптимизированы независимо.

Использование в каналах транзисторов двумерных (2D) материалов, таких как ди-сульфид вольфрама (WS2), может обеспечить улучшение производительности. Подобные материалы позволяют осуществить более агрессивное масштабирование длины затвора, чем кремний или SiGe. Перспективная архитектура на основе 2D-материалов представляет собой несколько этажированных листов, каждый из которых окружен многоуровневым затвором и контактирует с ним с боковой стороны. Результаты моделирования показывают, что подобные приборы могут превосходить нанолисты в плане масштабирования размеров при освоении топологий порядка 1 нм и менее. Учеными IMEC уже были продемонстрированы двухзатворные транзисторы с двухслойным WS2, реализованные на пластинах диаметром 300 мм. Длина затвора составила 17 нм. Для дальнейшего улучшения тока возбуждения в этих приборах специалисты IMEC уделяют особое внимание повышению качества выращивания материала канала, введению различных легирующих добавок и улучшению контактного сопротивления материалов. Одна из целей разработчиков – ​ускорение циклов обучения данных устройств за счет коррелирования физических свойств (таких как качество выращивания) с электрическими свойствами.

Помимо FEOL-процессов узкими местами повышения производительности стали перезагрузка трассировки и резистивно-емкостная задержка в BEOL-операциях (рис. 3). В целях уменьшения сопротивления межслойных переходных отверстий рассматривается возможность использования гибридной металлизации с применением Ru или Mo. Также предполагается, что подобным же образом использование полудамасского процесса металлизации поможет улучшить резистивно-емкостные характеристики при уменьшении шага металлизации. Полудамасский процесс позволяет увеличить аспектное отношение металлических межсоединений (для снижения сопротивления) путем непосредственного формирования рисунка и использования в качестве диэлектрика между межсоединениями воздушных зазоров (для контроля увеличения емкости).



Источник: IMEC

Рисунок 3. Точка зрения IMEC на маршрутную карту развития завершающих операций обработки полупроводниковых пластин (BEOL)

* Двойной дамасский рисунок (dual damascene) – процесс двойной инкрустации, используемый для металлизации вытравленных канавок.

** K – коэффициент диэлектрической проницаемости.


Тенденция 3. Расширение применения гетерогенной интеграции, обеспечиваемой 3D-технологиями

В промышленности наблюдается все больше примеров систем, созданных на основе гетерогенной интеграции с применением 2,5D- или 3D-технологий корпусирования. Использование гетерогенной интеграции позволяет решить проблему стены памяти, нарастить функциональность систем с ограничениями по форм-фактору или повысить выход годных крупных кристальных систем. Интеллектуальное функциональное разделение SoC с учетом соотношения «производительность – ​потреб-ляемая мощность – ​площадь – ​стоимость» (performance–power–area–cost, PPAC) может стать еще одной возможностью обеспечить масштабирование. Типичный пример – ​этажерки памяти с высокой пропускной способностью (high-bandwidth memory, HBM), состоящие из расположенных друг на друге кристаллов ДОЗУ, непосредственно соединенные через короткие сквозные межсоединения интерпозера с кристаллом процессора (графический или центральный процессор). В качестве более свежих примеров можно привести двухкристальную этажерку процессора Lakefield (Intel) или чиплеты на интерпозере в случае 7-нм центрального процессора Epyc (AMD). В ближайшем будущем число гетерогенных SoC будет быстро расти – ​как привлекательный способ повысить производительность системы.

Специалисты IMEC стремятся нарастить преимущества на уровне SoC за счет использования инноваций, осуществленных в различных областях (логика, память, 3D-структуры и т. п.). Для обеспечения прослеживаемости взаимо-связей технологических параметров и производительности на системном уровне была создана платформа S-EAT (System benchmarking for Enablement of Advanced Technologies), позволяющая оценить воздействие конкретных технологических решений на производительность системного уровня, например:

можно ли извлечь выгоду из 3D-секцио-нирования встроенной памяти на более низких уровнях иерархии кэша;

что произойдет на системном уровне, если СОЗУ заменить на магниторезистивное ОЗУ (MRAM)?

В качестве иллюстрации платформа S-EAT была использована для оптимального разбиения высокопроизводительной мобильной SoC, содержащей центральный процессор и кэш-память первого, второго и третьего уровней (L1, L2 и L3). В традиционной конструкции центральный процессор будет располагаться в плоской конфигурации рядом с кэшами. В изучавшейся конструкции кэши всех уровней были этажированы на кристалл процессора с использованием метода соединения пластин. Поскольку в этом варианте сигналы между кэшами и процессором перемещались на более короткие расстояния, скорость прохождения сигнала увеличилась, а время ожидания сократилось. В результате экспериментального моделирования был сделан вывод о том, что перемещение на верхний уровень кэшей L2 и L3 вместо только L1 или всех кэшей одновременно будет оптимальным решением.

Для обеспечения секционирования на таких глубоких уровнях иерархии кэша требуется технология этажирования пластин с высокой плотностью. Специалисты IMEC уже продемонстрировали гибридное соединение пластин с шагом межсоединений около 700 нм. Предполагается, что за счет совершенствования технологии соединения пластин в будущем шаг межсоединений удастся снизить до 500 нм.

Возможность гетерогенной интеграции обеспечивается такими технологиями 3D-интеграции, как этажирование кристалла на кристалл или кристалла на кремниевый интерпозер с использованием оловянных контактных столбиков. Возможен вариант интеграции кристалла на кремний с использованием гибридных медных соединений.

В современном производстве наиболее плотный шаг оловянных контактных столбиков составляет около 30 мкм. Специалисты IMEC, воспользовавшись инновациями и фирменными наработками, смогли снизить этот показатель до 7 мкм. Такая высокая плотность соединений выбирает весь потенциал TSV-технологии и обеспечивает увеличение плотности 3D-соединений между кристаллами или между кристаллами и кремниевым интерпозером более чем в 16 раз. Это позволяет значительно снизить требования к площади SoC для интерфейса ввода–вывода HBM (с 6 до 1 мм2) и сократить длину соединений с этажеркой HBM до 1 мм. При использовании гибридного межсоединения также возможно непосредственное соединение кристалла с кремнием. В настоящее время специалисты IMEC разрабатывают методику гибридного соединения кристалла и пластины с шагом до 3 мкм с высокой точностью. При этом для обучения используются данные по соединениям от пластины к пластине.

Поскольку SoC во все большей степени становятся разнородными (гетерогенными), появляется возможность реализовывать на кристалле различные функции с использованием не только КМОП-технологии. Возможно, в целях оптимизации затрат на проектирование и повышения выхода годных более выгодно использовать разные технологии для разных подсистем. Подобная эволюция может также удовлетворить потребности в большей диверсификации ИС и их подстройке под требования заказчиков.


Тенденция 4. Флэш-память NAND-типа и ДОЗУ подходят к пределам своих возможностей. Растет использование энергонезависимых схем памяти

Прогноз рынка схем памяти на 2020 г. демонстрирует незначительные изменения по сравнению с 2019-м [3]. В то же время ожидается, что после 2021 г. продажи ИС ЗУ будут расти. При этом развивающийся рынок энергонезависимых ИС ЗУ будет демонстрировать CAGR>50% – ​главным образом за счет роста спроса на встраиваемые магнитные ОЗУ (еMRAM) и автономные схемы памяти на эффекте изменения фазового состояния (PCM) [4].

Схемы флэш-памяти NAND-типа в ближайшие несколько лет будут продолжать постепенно масштабироваться – ​без прорывных изменений архитектуры. Новейшие схемы этого типа сейчас представлены 128-слойными приборами. 3D-масштабирование будет продолжаться за счет наращивания числа слоев, которое, возможно, станет обеспечиваться технологиями соединения пластин. Вклад IMEC в развитие технологий схем памяти состоит в работах по следующим направлениям:

разработка числовых шин из металлов с очень малым сопротивлением, таких как рутений;

изучение альтернативных диэлектрических этажерок памяти;

улучшение значения тока канала;

определение методов контроля напряженности структуры из-за растущего числа слоев.

Специалисты IMEC также работают над заменой планарных логических транзисторов в периферийных устройствах флэш-памяти NAND-типа на более перспективные FinFET-транзисторы, исследуют 3D-сегнетоэлектрические полевые транзисторы (FeFET), в которых применяется новый кристаллический материал – ​вюрцит (wurtzite). Эти схемы рассматриваются как альтернатива схемам 3D-флэш-памяти NAND-типа в старших моделях хранилищ данных. Для замены традиционных 3D-NAND оцениваются и другие новые типы ИС ЗУ.

В области ДОЗУ масштабирование ячеек замедляется. Для более качественного формирования их рисунков может потребоваться применение EUV-литографии. Так, недавно корпорация Samsung объявила об использовании EUV-литографии для изготовления своих ДОЗУ 10-нм класса. Помимо исследования EUV-литографии с точки зрения формирования критических структур ДОЗУ, IMEC работает над созданием функциональных блоков для «истинной» 3D-ДОЗУ. Эта работа начинается с размещения матрицы ячеек памяти поверх периферийных устройств. Такая архитектура требует низкого теплового баланса осаждаемых полупроводников. Здесь на сцену выходит семейство низкотемпературных IGZO (материал на основе оксидов индия-галлия-цинка для каналов транзисторов). Специалисты IMEC продемонстрировали IGZO-приборы с длиной затвора 40 нм и отношением тока во включенном–выключенном состоянии >1·1012. Исследования в области альтернативных низкотемпературных полупроводниковых материалов продолжаются, при этом используется как моделирование «с самого начала» (ab-initio), так и физические эксперименты, направленные на обеспечение требований стабильности, мобильности и надежности. Для окончательной реализации 3D-ДОЗУ также потребуется нанесение этих материалов, что приводит к необходимости использовать технологию атомно-слоевого осаждения (ALD). Наконец, как и в случае с флэш-памятью NAND-типа, рассматриваются возможности замены в периферийных устройствах планарных транзисторов с поликремниевыми затворами на FinFET с затворами на HKMG-структурах.

В области встраиваемой памяти прилагаются значительные усилия с целью понять и в конечном итоге разрушить т. н. «стену памяти» – ​т. е. решить вопрос, как центральному процессору максимально быстро получить доступ к данным, хранящимся в ДОЗУ или кэшах на основе СОЗУ? Как обеспечить согласованность кэша с несколькими ядрами центрального процессора? Каковы узкие места, ограничивающие быстродействие, и как можно улучшить пропускную способность, а также протоколы передачи данных, используемые для извлечения данных? В настоящее время для того, чтобы получить представление об этих узких местах, IMEC развертывает свою платформу моделирования системного уровня S-EAT. Платформа позволяет также оценивать новые типы памяти в качестве возможной замены СОЗУ – ​с точки зрения производительности системы при различных рабочих нагрузках. Наибольшее внимание уделяется вариантам магнитных ОЗУ (MRAM), например: MRAM на эффекте переключения спинового момента электрона (STT), MRAM на эффекте спин-орбитального вращательного момента (SOT), MRAM на эффекте магнитной анизотропии, управляемой напряжением (VCMA). Все они рассматриваются как замена кэшам первого, второго и третьего уровней на основе СОЗУ (рис. 4). Каждый из этих вариантов MRAM, способных помочь преодолеть узкие места за счет увеличения быстродействия и емкости памяти или снижения потребляемой мощности, имеет свои преимущества и недостатки. С целью дальнейшего увеличения емкости памяти и плотности расположения элементов специалисты IMEC активно исследуют селекторные приборы (selector devices), которые могут быть интегрированы с магнитными туннельными переходами, лежащими в основе MRAM.



Источник: IMEC

Рисунок 4. IMEC: оценка перспектив развития технологий памяти

* X-Point – «трехмерное пересечение», технология памяти на основе эффекта изменения фазового состояния. Бестранзисторная схема памяти, в которой пара «селектор – ячейка памяти» располагается в точке пересечения перпендикулярных проводников. Запись бита происходит при изменении агрегатного состояния вещества при подаче на селектор напряжения определенной величины. Разработана в 2015 г. корпорациями Intel и Micron. Выпускается под торговым знаком Optron (Intel) и QuantX (Micron).

** FeFET – сегнетоэлектрический полевой транзистор.

*** SCM – твердотельные устройства хранения данных.


Тенденция 5. Быстрое развитие индустрии ИС краевого ИИ

По прогнозам, рост продаж ИС краевого искусственного интеллекта в ближайшие пять лет превысит 100%. В отличие от облачного ИИ, функции формирования логического вывода здесь встраиваются локально в оконечные точки Интернета вещей, расположенные на границе сети – ​мобильные телефоны, интеллектуальные динамики и т. п. Устройства Интернета вещей взаимодействуют по беспроводной сети с сервером краевых вычислений, расположенным относительно близко. Этот сервер решает, какие данные будут отправляться на облачный сервер (как правило, данные, необходимые для выполнения задач, менее чувствительных к фактору времени, таких как повторное обучение), а какие будут обрабатываться на краевом сервере.

По сравнению с облачным ИИ, в котором данные должны перемещаться от оконечных точек к облачному серверу и обратно, пограничный ИИ легче решает проблемы конфиденциальности (рис. 5). Он также предлагает такие преимущества, как меньшее время ожидания и снижение рабочей нагрузки облачных серверов. Это существенно для применений, требующих быстроты реакции – ​например, для автономных транспортных средств, которые должны принимать решения, основанные на ИИ, и не могут ждать, пока данные будут переданы в «облако» и обратно. Из-за ограничений по потребляемой мощности, обычно накладываемых устройствами Интернета вещей с батарейным питанием, механизмы формирования логических выводов в этих устройствах также должны быть очень энергоэффективными.



Источник: IMEC

Рисунок 5. Структура краевого искусственного интеллекта


Современные коммерчески доступные ИС краевого ИИ, применяемые в серверах краевых вычислений, обеспечивают эффективность порядка 1–100 трлн операций в секунду на ватт (Tops/W). Для вычислений используются быстродействующие графические процессоры или специализированные ИС (ASIC). Для внедрения Интернета вещей потребуется гораздо более высокая эффективность. Цель IMEC заключается в том, чтобы продемонстрировать эффективность для формирования логических выводов порядка 10 тыс. Tops/W.

При рассмотрении архитектуры аналоговых вычислений в памяти специалисты IMEC придерживаются собственного подхода – ​он нарушает традиционную вычислительную парадигму фон Неймана, основанную на отправке данных для вычислений из памяти в центральный или графический процессор. В 2019 г. IMEC продемонстрировал аналоговую ячейку вычислений в памяти на основе СОЗУ (реализованную по 22-нм FD-SOI-технологии), достигающую эффективности 1 тыс. Tops/W. В целях увеличения эффективности до 10 тыс. Tops/W исследуются энергонезависимые схемы памяти, такие как SOT-MRAM, FeFET и ИС ЗУ на основе IGZO [5, 6].


1. High-end CPU and GPU: HPC and Cloud Gaming Are Setting the Bar for Leadership. Yole Développement, Press Release, February 13, 2020: http://www.yole.fr/xPU_HighEnd_CPU_GPU.aspx 

2. DE-CIX Sets a New World Record: More than 9 Terabits per Second Data Throughput at Frankfurt Internet Exchange. DE-CIX, 11 March 2020: https://www.de-cix.net/en/about-de-cix/media-center/press-releases/de-cix-sets-a-new-world-record 

3. Memory Market Not Forecast to Exceed 2018 High of $163.3B until 2022. IC Insights, April 28, 2020: https://www.icinsights.com/ 

4. After the 3D XPoint Take-Off, Emerging NVM Keeps Growing. Yole Développement, Press Release, February 26, 2020: http://www.yole.fr/ENVM_IndustryUpdate.aspx 

5. Samavedam Sri. Five Trends That Will Shape the Future Semiconductor Technology Landscape. IMEC, July 22, 2020: https://www.imec-int.com/en/articles/five-trends-will-shape-future-semiconductor-technology-landscape 

6. Five Trends That Will Shape the Future Semiconductor Technology Landscape. Semiconductor Digest, October 5, 2020: https://www.semiconductor-digest.com/2020/10/05/five-trends-that-will-shape-the-future-semiconductor-technology-landscape/


ЧИТАЙТЕ ТАКЖЕ

Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.
Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.