Материалы 65-й Международной конференции по электронным приборам

Материалы 65-й Международной конференции по электронным приборам

Выпуск 1 (6700) от 16 января 2020 г.
РУБРИКА: МИКРОЭЛЕКТРОНИКА

С 7 по 11 декабря 2019 г. в Вашингтоне проходила 65-я Международная конференция по электронным приборам (International Electron Device Meeting, IEDM). В ее рамках было представлено несколько сотен докладов, в обсуждении которых принял участие широкий круг разработчиков в области перспективных материалов, приборов и приборных структур для полупроводниковой промышленности, а также оборудования и производственных технологий. Представляем краткий обзор по материалам некоторых докладов.


Работы IMEC в области двумерных материалов

На IEDM‑2019 Межуниверситетский центр микроэлектроники (IMEC, г. Левен, Бельгия) представил ряд работ. Одна из них касалась углубленного исследования масштабируемых транзисторов с использованием дисульфида молибдена (MoS2), которые демонстрируют лучшую на данный момент производительность приборов на основе таких материалов.

MoS2 – ​двумерный (2D) материал, а это означает, что его можно выращивать в стабильной форме с почти атомарной толщиной и атомной точностью. IMEC синтезировал материал вплоть до монослоя (толщина 0,6 нм) и изготовил устройства с масштабированными контактом и длиной канала, равными 13 и 30 нм соответственно. Такое масштабирование размеров, в сочетании с уменьшенной толщиной оксидного слоя затвора (подзатворного оксида) и использованием материала с высокой диэлектрической проницаемостью (high-k), позволило продемонстрировать некоторые из лучших характеристик прибора, достигнутых до сих пор. Самое главное, что эти транзисторы позволяют всесторонне изучать фундаментальные свойства приборов и калибровать модели TCAD с целью предложить реалистичный путь повышения производительности.

На основе данных теоретических исследований 2D-материалы считаются идеальными для формирования каналов при экстремальном масштабировании транзисторов, так как в данном случае ожидаются только небольшие эффекты короткого канала (ток утечки между эмиттером и коллектором) по сравнению с современными приборами на основе кремния (Si). Предварительные данные относительно подобного потенциала уже были опубликованы – ​на основе результатов тестирования единичных транзисторов, сформированных на естественных чешуйках 2D-материалов.

На IEDM‑2019 исследователи IMEC впервые представили результаты проверки этих теоретических выводов с помощью комплексного набора данных о транзисторах на основе 2D-материалов (рис. 1, 2). Длина каналов приборов с самой малой из достигнутых до сих пор площадью занимаемой поверхности составила 30 нм, а шаг контактов – ​менее 50 нм. Ток включения прибора с 50-нм подзатворным оксидом (ЅіO2) составил менее 250 мкА/мкм. При применении в качестве подзатворного оксида (заднего или тылового затвора) 4-нм слоя оксида гафния (HfO2) ток включения опустился до ~100 мкA/мкм, при этом минимальная крутизна подзатворного напряжения (SSmin) составила 80 мВ/декада тока (при постоянном напряжении питания 50 мВ). Было установлено, что на производительность сформированного прибора не влияет уменьшение длины контакта – ​носители заряда вводятся с края контактного металла непосредственно в канал, в соответствии с моделированием при помощи TCAD. Эксперимент подтвердил, что модели TCAD охватывают большую часть физики прибора, осуществляют управление экспериментальной проверкой и формируют возможную область применений. Часть представленного на IEDM‑2019 доклада была посвящена вопросам оптимизации прибора для повышения производительности. В частности, предполагается уменьшить толщину оксидного слоя затвора, внедрить архитектуры с двойным затвором и сократить число дефектов канала.

Кроме того, дальнейшие работы переносятся на платформу обработки пластин диаметром 300 мм, предназначенную для формирования транзисторов на основе 2D-материалов (представлена на IEDM‑2018). Эта платформа облегчит внедрение разрабатываемых приборов в массово-поточное производство на промышленных заводах по обработке 300-мм пластин [1].


На пути к 2-нм технологическому уровню

Еще один интересный доклад, представленный специалистами IMEC на IEDM‑2019, касался первых результатов моделирования стандартных ячеек нового прибора, использующего архитектуру с разделением канала (Forksheet, от fork – ​«вилка»; термин возник аналогично формированию термина «плавниковый» полевой транзистор – ​FinFET) и предназначенного для технологических норм с топологиями менее 3 нм. Что представляет собой архитектура Forksheet? Это транзистор, у которого канал разделен (разветвлен) на вертикальные нанолисты, перемежающиеся вертикальными слоями диэлектрика. С одной стороны располагаются каналы n-типа, с другой ― p-типа, и все это окружено общим затвором в виде вертикального «плавника» чуть шире, чем у MBCFET. В свою очередь, MBCFET (multi bridge channel FET, или транзистор с множественными мостиками канала) – ​это полевой транзистор, канал которого разделяется на несколько расположенных друг над другом горизонтальных нанолистов (а не вертикальных гребней, как в FinFET), окруженных со всех сторон затвором. Характеристиками MBCFET-транзистора можно управлять как за счет варьирования числа нанолистов, так и с помощью изменения их ширины. Таким образом определяется тип транзистора: с высокой производительностью (быстродействием) или с меньшей производительностью и малой потребляемой мощностью. В отличие от прежних типов транзисторов, число градаций уровней производительности и быстродействия транзистора увеличивается с 2 до 5–7. MBCFET разработан совместно исследователями корпораций IBM, Samsung и GlobalFoundries для 5-нм технологического процесса, но реально появится только в 3-нм кристаллах ИС Samsung.

Прибор с новой архитектурой был предложен IMEC как естественное расширение вертикально этажированных нанослоевых (нанолистовых – ​nanosheet) приборов с боковым расположением круговых (gate-all-around) затворов. В отличие от приборов с круговыми затворами, в приборах на основе архитектуры с разделением канала нанолисты управляются трехзатворной разветвленной структурой, реализованной путем введения диэлектрической стенки между p- и n-канальными МОП-транзисторами перед формированием структуры затвора. Эта стенка физически изолирует p-канавку затвора от n-канавки, позволяя существенно сократить расстояние между ними – ​задача, которую не удавалось решить с помощью FinFET- или нанолистовых структур. Благодаря уменьшенному расстоянию между каналами n- и p-типов архитектура с разделением канала позволяет и дальше сокращать занимаемую прибором площадь и увеличивать производительность.

Впервые моделирование стандартной ячейки подтвердило высокий потенциал архитектуры с разделением канала с точки зрения отношения «потребляемая мощность–производительность–занимаемая площадь» (power–performance–area, PPA). Исследуемый прибор ориентирован на технологический уровень IMEC около 2 нм, стандартную библиотеку ячеек 5 T, шаг подключенных затворов 42 нм, шаг металлических токопроводящих дорожек – ​16 нм. Предлагаемая конструкция включает в себя дополнительные средства масштабирования, такие как заглубленные шины электропитания и контакты под круговую накрутку. По сравнению с нанолистовыми приборами достигается увеличение быстродействия до 10% при постоянной потребляемой мощности и 24%-ное снижение потребляемой мощности при неизменном быстродействии. Повышение производительности частично объясняется уменьшением миллеровского эффекта в результате меньшего перекрытия области затвора–стока. Уменьшение ширины зоны раздела каналов n- и p-типов можно использовать для уменьшения стандартной высоты ячейки с 5 до 4,3 уровней межсоединений (4,3 Т – ​tracks). Дальнейшая оптимизация структуры прибора предполагает сокращение площади более чем на 20%. При моделировании реализации новой архитектуры в конструкции СОЗУ было продемонстрировано одновременное сокращение площади ячейки и увеличение производительности на 30% при ширине раздела каналов p- и n-типов в 8 нм.

По мере перехода от планарных архитектур к FinFET-архитектурам и далее к архитектурам вертикально этажируемых нанолистов концепция архитектуры с разделением канала рассматривается как эволюционное, а не прорывное расширение. Нанолистовые приборы создавались главным образом для улучшения контроля электростатики и регулирования скорости передачи данных. Но и для FinFET, и для нанолистовой архитектуры большой зазор между каналами n- и p-типов представляет собой препятствие для дальнейшего масштабирования. Прибор, использующий архитектуру с разделением канала как один из вариантов решения этой проблемы, может считаться «универсальным» КМОП-прибором для топологий 2 нм и менее. Дальнейшее масштабирование может привести к появлению еще одной перспективной архитектуры на основе комплементарных (дополнительных) полевых транзисторов (complementary FET, CFET) (рис. 3) [2].


Работы в области магнитной (магниторезистивной) памяти на эффекте переключения спинового момента электрона

В первый день IEDM‑2019 на второй секции конференции было представлено несколько докладов, посвященных технологии магнитной (магниторезистивной) памяти на эффекте переключения спинового момента электрона (STT-MRAM). Корпорация Everspin Technologies, один из немногих коммерческих производителей этих схем, продемонстрировала надежный автономный (не встраиваемый) прибор для промышленных применений емкостью 1 Гбит, способный работать в диапазоне температур от –40 до +110 ºC. Хорошо управляемый «разнос» операций считывания и записи (более 4s) обеспечивает долговечность 2×1011 циклов записи–считывания и сохранение данных в течение 10 лет при температуре +85 ºC. Кристаллы этой ИС изготовлены по 28-нм технологическому процессу сингапурского подразделения корпорации GlobalFoundries (№2 в рейтинге «чистых» кремниевыхзаводов).

Впервые подобный прибор был описан на Саммите производителей флэш-памяти (Flash Memory Summit) в августе 2019 г., но в 256-Мбит версии этажерка STT-MRAM формировалась со смещением оси 1-й и 2-й линий записи, теперь же это смещение удалено (рис. 4).

Кроме того, спецификации эволюционировали от питания 1,5 В VDD/VDDQ (позитивное напряжение питания транзистора/напряжение питания на выходных буферах схемы памяти) DDR3 с шариковыми выводами в DDR3-конфигурации JEDEC к питанию 1,2 В VDD/VDDQ DDR4 с шариковыми выводами в DDR4-конфигурации JEDEC.

Свою версию 28-нм встраиваемого STT-MRAM с высокой плотностью расположения элементов и емкостью 1 Гбит, реализованную по технологии полностью обедненного «кремния-на-изоляторе» (fully depleted silicon-on-insulator, FDSOI) представила корпорация Samsung. Технология встраиваемых MRAM (eMRAM) этой корпорации позволяет производить высоконадежные приборы с выходом годных более 90%, обеспечивающие хранение данных до 10 лет при долговечности 1×1010 циклов записи–считывания и предназначенные для широкого круга применений.

На IEDM‑2016 специалисты Samsung представляли доклад «Высокофункциональное и надежное 8-Мбит STT-MRAM, встроенное в 28‑нм LPP логический процесс» (Highly Functional and Reliable 8Mb STT-MRAM Embedded in 28nm Logic). Так как этажерка магнитного туннельного перехода (MTJ) интегрирована в металлизацию завершающих этапов обработки пластины (BEOL), на начальных этапах обработки (FEOL) можно использовать монолитный кремний (bulk silicon) или «кремний-на-изоляторе» (FD-SOI).

Хранение данных в новых приборах Samsung основывается на перпендикулярной магнитной анизотропии (perpendicular magnetic anisotropy, PMA), формируемой анизотропией на границе раздела слоев MgO и CoFeB. Магнитное состояние свободного CoFeB-слоя может переключаться в параллельное (Р) или антипараллельное (встречно--параллельное – ​АР) по отношению к опорному (базовому) слою. В случае параллельности сопротивление низкое; в противном случае – ​высокое. Переключение осуществляется изменением направления тока (рис. 5).

В этажерке MRAM корпорации Samsung, представленной в докладе 2016 г., использовались магнитные туннельные переходы с одиночными слоями MgO и CoFeB (CFB). Диаметр этих переходов составлял 38–45 нм, нижний контакт электрода (BEC), как и верхний, был выполнен из вольфрама (рис. 6). Судя по докладу, представленному на IEDM‑2019, этот принцип сохранился.

В марте 2018 г. Samsung объявила о начале массового производства eMRAM по собственному 28-нм FD-SOI-процессу. Скорость записи у этих приборов примерно в 1000 раз выше, чем у встраиваемых схем флэш-памяти, используется более низкое рабочее напряжение благодаря отсутствию необходимости «проталкивать» заряд через диэлектрический слой. Для реализации процесса потребовалось всего три дополнительных слоя шаблона.

Корпорация GlobalFoundries продолжает развивать различные виды MRAM в рамках своего процесса 22FDX. Ее доклад на IEDM‑2019 был озаглавлен: «Технологичность 22-нм FD-SOI встраиваемых MRAM для микроконтроллеров промышленных применений и приборов Интернета вещей» (Manufacturable 22nm FD-SOI Embedded MRAM Technology for Industrial grade MCU and IOT Applications). Процесс 22FDX представляет собой 22-нм технологию полностью обедненного «кремния-на-изоляторе», предлагающую FinFET-подобные характеристики и энергоэффективность по стоимости, сопоставимой с 28-нм планарными технологиями (площадь кристалла меньше на 20%, а число используемых шаблонов – ​на 10%). По сравнению с продукцией других изготовителей, производимые GlobalFoundries приборы на основе FinFET требуют почти на 50% меньшего числа слоев, формируемых иммерсионной литографией. Указывается, что 22-нм FD-SOI еMRAM этой корпорации отличаются высокой функцио-нальностью и надежностью при использовании в модулях, диапазон рабочих температур составляет от –40 до +125 °C, а магнитоустойчивость приборов превышает 500 Э (эрстед, 79,5775 А/м).

Корпорация Intel объявила об интеграции MRAM в свою технологию 22FFL (FinFET low power – ​создание 22-нм приборов с малой потребляемой мощностью на основе FinFET). В докладе, озаглавленном «Демонстрация процесса создания 2-Мбайт STT-MRAM матричного уровня и формирование характеристик для использования в качестве кэша 4-го уровня» (2 MB Array-Level Demonstration of STT-MRAM Process and Performance Towards L4 Cache Applications), в частности, указывается, что размер магнитного туннельного перехода был уменьшен с ~80 до ~55 нм (~70%). На рис. 7 показана масштабированная улучшенная этажерка магнитного туннельного перехода.

В новых приборах корпорации Intel свободный слой CoFeB размещается между двумя границами разделов со слоями MgO, что повышает анизотропию и, следовательно, удерживание данных. Синтетические антиферромагнитные слои (synthetic antiferromagnetic layers, SAF) повышают термостойкость и стабилизируют намагниченность опорного слоя.

Масштабирование магнитного туннельного перехода позволяет уменьшить ток записи, но в то же время влияет на время записи. Соответственно, существует альтернатива выбора в плане износа туннельного оксида между более короткой длиной импульса при более высоком напряжении тока и более длинным импульсом при более низком напряжении. Два этих значения устанавливают границы долговечности прибора по отношению к частоте появления ошибок при записи данных (write-error-rate, WER).

При оптимизации технологии было обнаружено явление «раздувания» напряжения, соответствующее времени записи от 10 нс до ≤1 мкс. При этом WER кэша 4-го уровня растет, выходя за допускаемые спецификациями пределы, однако проблему можно устранить за счет настройки этажерки магнитного туннельного перехода. Таким образом, корпорация Intel продемонстрировала 2-Мбайт матрицы приборов с масштабируемыми магнитными туннельными переходами, соответствующие спецификациям кэша 4-го уровня по всему диапазону рабочих температур. Частота появления ошибочных битов при длительности записи в 20 нс может корректироваться кодами исправления ошибок (error correction code, ECC). Время считывания составляет 4 нс, долговечность – ​1×1012 циклов записи–считывания, а удерживание данных – ​1 с при температуре +110 °C [3].


1. Davis Shannon. IMEC Shows Excellent Performance in Ultra-Scaled FETs with 2D-Material Channel. Semiconductor Digest. News and Industry Trends, December 10, 2019: https://www.semiconductor-digest.com/2019/12/10/IMEC-shows-excellent-performance-in-ultra-scaled-fets-with‑2d-material-channel/

2. IMEC Presents Forksheet Device as the Ultimate Solution to Push Scaling Towards the 2nm Technology Node. IMEC-int.com, December 9, 2019: https://www.imec-int.com/en/articles/imec-presents-forksheet-device-as-the-ultimate-solution-to-push-scaling-towards-the‑2nm-technology-node

3. James Dick. IEDM’s Monday is MRAM Day. Semiconductor Digest. Daily, November 26, 2019: https://www.semiconductor-digest.com/2019/11/26/iedms-monday-is-mram-day/


ЧИТАЙТЕ ТАКЖЕ

Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.
Выпуск 24/25 (6748/6749) от 23 декабря 2021 г. г.